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数字基带信号HDB3码的编码器设计与建模


课程设计任务书
学生姓名: 指导教师: 题 专业班级: 工作单位:

目:数字基带信号 HDB3 码的编码器设计与建模

初始条件:
(1)MAX PLUSII 10.02 以上版本软件; (2)课程设计辅导书: 《通信原理课程设计指导 》 (3)先修课程:数字电子技术、模拟电子技术、电子设计 EDA、通信原理。

要求完成的主要任务:
求) (1)课程设计时间:1 周;

(包括课程设计工作量及其技术要求,以及说明书撰写等具体要

(2)课程设计题目:根据指导老师给定的六套题目选择其中二套完成; (3)本课程设计统一技术要求:按照要求对选定的设计题目进行逻辑分析,掌握 HDB3 码的 编码原理, 了解各模块电路的逻辑功能, 设计通信系统框图, 画出实现电路原理图, 编写 VHDL 语言程序,上机调试、仿真,记录实验结果波形,对实验结果进行分析; (4)课程设计说明书按学校“课程设计工作规范”中的“统一书写格式”撰写,并标明参考文 献至少 5 篇; (5)写出本次课程设计的心得体会(至少 500 字) 。

时间安排:第 19 周 参考文献:
江国强.EDA 技术与应用. 北京:电子工业出版社,2010 John G. Proakis.Digital Communications. 北京:电子工业出版社,2011

指导教师签名: 系主任(或责任教师)签名:
I

年 年

月 月

日 日

本课程设计概括了 HDB3 数字编码器的研究背景、意义,同时对 EDA 技术和 编码技术作了简要的说明。 设计方面包括规划基于 VHDL 的 HDB3 编码器设计的总 体方案;基于 VHDL 的 HDB3 编码器的软件实现。其中 HDB3 码的编码程序设计 是在 QuartusⅡ软件环境下进行的,首先在 QuartusⅡ软件环境下建立一个工程,工 程名和程序的实体名一致,并将其作为该工程的设计文件。然后在 VHDL 文本编辑 窗中输入设计的 VHDL 源程序,进行编译。程序编译成功后要进行时序仿真,这一 部分同样是在 QuartusⅡ软件环境下完成的。

关键词:HDB3;建模;VHDL;编码;QUARTUSⅡ

I

1 Quartus Ⅱ简介 ...................................................... 1 2 VHDL 语言的介绍 ...................................................... 3 3 HDB3 码编码器的建模与实现 ........................................... 4 3.1 HDB3 码的编码规则 ................................................ 4 3.2 基于 VHDL 的编码器的建模及实现 ................................... 5 3.2.1 编码器的 VHDL 建模 ........................................... 5 3.2.2 基于 VHDL 编码器的实现 ....................................... 6 3.3 编码中单/双极性转换的实现 ........................................ 8 3.3.1 单/双极性转换的流程图 ........................................ 8 4 HDB3 码编码器完整源程序 ............................................. 9 5 HDB3 码编码器的波形仿真及分析 ...................................... 13 6 总结与心得 ......................................................... 15 7 参考文献 ........................................................... 16

1 Quartus Ⅱ简介
Quartus II 是 Altera 公司的综合性 PLD/FPGA 开发软件,支持原理图、 VHDL 、 VerilogHDL 以及 AHDL ( Altera Hardware Description Language )等 多种设计输入形式,内嵌自有的综合器以及仿真器,可以完成从设计输入到硬 件配置的完整 PLD 设计流程。 Quartus II 可以在 XP 、 Linux 以及 Unix 上使用,除了可以使用 Tcl 脚本 完成设计流程外,提供了完善的用户图形界面设计方式。具有运行速度快,界 面统一,功能集中,易学易用等特点。 Quartus II 支持 Altera 的 IP 核,包含了 LPM/MegaFunction 宏功能模块 库, 使用户可以充分利用成熟的模块,简化了设计的复杂性、加快了设计速度。 对第三方 EDA 工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉 的第三方 EDA 工具。 此外, Quartus II 通过和 DSP Builder 工具与 Matlab/Simulink 相结合, 可以方便地实现各种 DSP 应用系统;支持 Altera 的片上可编程系统( SOPC ) 开发,集系统级设计、嵌入式软件开发、可编程逻辑设计于一体,是一种综合 性的开发平台。 Maxplus II 作为 Altera 的上一代 PLD 设计软件,由于其出色的易用性而 得 到 了广 泛 的 应 用 。 目 前 Altera 已 经 停 止 了 对 Maxplus II 的 更 新支 持 , Quartus II 与 之 相 比 不 仅 仅 是 支 持 器 件 类 型 的 丰 富 和 图 形 界 面 的 改 变 。 Altera 在 Quartus II 中包含了许多诸如 SignalTap II 、 Chip Editor 和 RTL Viewer 的设计辅助工具,集成了 SOPC 和 HardCopy 设计流程,并且继承了 Maxplus II 友好的图形界面及简便的使用方法。 Altera Quartus II 作为一种可编程逻辑的设计环境 , 由于其强大的设计 能力和直观易用的接口,越来越受到数字系统设计者的欢迎。

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图 1 Quartus Ⅱ操作界面

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2 VHDL 语言的介绍
常用的硬件描述性语言有 VHDL、Verilog 和 ABEL 语言。VHDL 语言起源于 美国国防部的 VHSIC,VHDL 是一种高级描述语言,适用于行为级和 RTL 级的 描述相对与 Verilog 语言和 ABEL 语言这些较低一级的适合描述门级电路的描述性 语言而言,其具有以下的优点: ⒈设计方法灵活、支持广泛 ⒉系统硬件描述能力强 ⒊VHDL 语言描述与工艺不发生关系 ⒋VHDL 语言标准、规范,易于共享和复用 基于上述的特点,可知 VHDL 语言可读性好,又能被计算机识别。VHDL 语 言中设计实体、程序包、设计库,为设计人员重复利用已有的设计提供了诸多技 术手段。可重复利用他人的 IP 模块和软核也是 VHDL 的另一特色,许多设计不 必每次都从头再来,只要在更高层次上把 IP 模块组合起来,就能达到事半功倍的 效果。这样,设计人员自行开发的 IP 模块在集成电路设计中占有重要的地位。因 此本课程设计采用 VHDL 语言设计一个完善的 HDB3 码编码器。

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3 HDB3 码编码器的建模与实现
3.1 HDB3 码的编码规则
在基带传输中,常用的码型有 AMI 码、HDB3 码、4B/3T 码、CMI 码、以及 双相码等。其中,AMI 码是将输入单极性波形的所有正脉冲变为适合于在信道传 输的正负极性交替的脉冲, 而 HDB3 码则是在 AMI 码基础上改进的一种双极性归 零码,它除具有 AMI 码功率谱中无直流分量,可进行差错自检等优点外,还克服 了 AMI 码当信息中出现连“0” 码时定时提取困难的缺点,同时 HDB3 码频谱能 量主要集中在基波频率以下,占用频带较窄,因此被广泛用作 PCM 线路传输码 型,因此要了解 HDB3 码的编码规则,首先要知道 AMI 码的构成规则,AMI 码 就是把单极性脉冲序列中相邻的“1”码变为极性交替的正、负脉冲。将“0”码 保持不变,把“1”码变为+1、-1 交替的脉冲。如: 信息序列:10011010111100001 AMI 码:+100-1+10-10+1-1+1-10000+1 HDB3 码是一种 AMI 码的改进型,它的编码过程为: ①没有 4 个或 4 个连“0”串时,HDB3 编码规律与 AMI 码相同,即“1”码变 为“+1” 、 “-1”交替脉冲。 ②当代码序列中出现 4 个或 4 个以上连“0”串时,则将每 4 个连“0”小段即 “0000”的第 4 个 0 变换成与前一非“0”符号同极性的符号,用破坏符号 V 表示。 ③为了使附加 V 符号后的序列不破坏“极性交替反转”造成的无直流特性, 还必须保证相邻 V 符号也应极性交替。这一点,当相邻 V 符号之间有奇数个非 0 符号时,则是能得到保证,当有偶数个非 0 符号时,则就得不到保证,这时再将该 小段的第一个 0 变换成+B 或-B,B 符号的极性与前一非 0 符号的极性相反,并让 后面的非 0 符号从 V 符号开始再交替变换。 举例如下: 信码 HDB3 码 V、B HDB3 码的特点如下: ( 1 )基带信号无直流成分,且只有很小的低频成分; ( 2 )连 0 串符号最多只有 3 个,利于定时信息的提取; ( 3 )不受信源统计特性的影响。
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