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武汉理工大学FPGA原理及应用实验报告书49


序号(学号) : 0121309340728

实验报告书

实验类别 学 专 班 姓 院 业 级 名

FPGA 原理及应用 信息工程学院 通信工程 通信 1303 梁飞 张家亮

指导教师

2015 年 12 月 15 日

实验课程名称:FPGA 原理及应用 实验项目名称 实 验 者 同 组 者 ISE 应用基础实验 梁飞 专业班级 通信 1303 实验成绩 组 别 18

实验日期

ISE 应用基础实验 1.1 实验目的 (1)熟悉 ISE9.1 开发环境,掌握工程的生成方法; (2)熟悉 SEED-XDTK XUPV2Pro 实验与仿真设计的环境; (3)了解 PicoBlaze 8-bit 嵌入式微控制器特点。 1.2 实验内容 (1)创建工程; (2)添加 HDL 资源文件; (3)配置一个应用程序完成设计; (4)设计的仿真及实现。 1.3 实验准备 (1)将光盘下 03. Examples of Program 实验程序目录下的 01. ISE9.1 文件夹拷贝到 E: 盘根目录下; (2)将 USB 下载电缆与计算机及 XUPV2Pro 板的 J8 连接好; (3)将 RS232 串口线一端与计算机连接好,另一端与板卡的 J11 相连接; (4)启动计算机后,将 XUPV2Pro 板的电源开关 SW11 打开到 ON 上。观察 XUPV2Pro 板上 的+2.5V,+3.3V,+1.5V 的电源指示灯是否均亮,若有不亮的,请断开电源,检查电源。 1.4 实验步骤 (1) 创建工程 1)双击桌面 Xilinx ISE9.1 快捷方式打开 ISE 工程管理器(Project Navigator) 。 2) 打开 Project Navigator 后,选择 File → New Project ,弹出新建工程对话框;

图 1-2 ISE 工程管理器 3)在工程路径中单击“?”按钮,将工程指定到如下目录,单击确定。

Verilog 使用者:E: \01. ISE9.1xupv2pro labs veriloglab1 VHDL 使用者:E: \01. ISE9.1xupv2pro labsvhdllab1 4) 在工程名称中输入 Flow_lab, 点击 Next 按钮, 弹出器件特性对话框。 器件族类型 (Device Family) 选择“Virtex2P”, 器件型号 (Device) 选“XC2VP30 ff896 -7”, 综合工具 (Synthesis Tool)选“XST (VHDL/Verilog)”,仿真器(Simulator)选“ISE Simulator”,如图所示。

图 1-3 特性对话框 5)单击 Next 按钮,弹出创建新资源(Create New Soure)对话框,可以使用这个对话框来 创建新的 HDL 资源文件,或者也可以创建工程后,新建 HDL 资源文件;

图 1-4 创建新资源对话框 6)单击 Next 按钮,弹出添加存在资源对话框;

图 1-5 添加存在资源对话框 (2) 添加 HDL 资源文件 1) 点击 Add Source 按钮,指向 E:\01. ISE9.1KCPSM3VHDL(Verilog)活页夹下,选择 kcpsm3_int_test 和 kcpsm3 文件,单击 Open 按钮;

图 1-6 操作示意 2) 单击 Next 按钮,弹出工程信息后单击 Finish 按钮;

图 1-7 操作示意 3) 单击 OK 按钮,资源文件添加完成如图;

图 1-8 资源文件添加完成 注意:在工程中你会看到一个 int_test 模块出现红色问号,这是工程中缺少资源文件的标 记,在下一步将会解决此问题。 (3) 配置一个应用程序完成设计 1)打开 E:\01. ISE9.1KCPSM3 目录下的 Assembler 文件夹。注意 KCPSM3.exe 汇编编译 系统执行文件和 ROM_form 模板文件与两个 PSM 例子文件必须在这个目录下。 紧记汇编编译 器生成的用于程序内存的 VHDL/Verilog 文件会在这个目录下;

图 1-9 程序内存的 VHDL/Verilog 文件所在目录 2) 用文件编辑器打开 int_test.psm 文件,浏览一下代码,此档就是设计者编写和输 入的源文件; 3) 在开始菜单中的所有程序的附件,点击命令提示符,使用 cd 命令指向汇编编译器 的目录下,输入> kcpsm3 int_test.psm 命令;

图 1-10 操作 DOS 命令示意 4 ) 执 行 完 命 令 后 , 会 看 到 在 Assembler (int_test.vhd) 和 下 生 成 了 一 些 文 件 , 其 中 包 括 VHDL

Verilog (int_test.v),这就是汇编编译系统把编写的汇编源文

件 int_test.psm 自动生成用于程序内存的 VHDL/Verilog 格式文件,以用于综合和仿 真。 5)在 ISE Project Navigator,点击 Project -- Add Copy of Source,指 int_test.v 文

向 E:\01. ISE9.1KCPSM3Assembler 目录下的 int_test.vhd 或者 件;

图 1-11 操作示意 单击打开后如图;

图 1-12 操作示意 点击 OK 后,则将 int_test.vhd 问号的问题; 或者 int_test.v 文件添加到工程里,解决了出现红色

图 1-13 操作示意 (4)设计的仿真 1)如前所述,在 ISE Project Navigator 点击 Project -- Add Copy of Source,指向 E:\01. ISE9.1KCPSM3vhdl ( 或 者 verilog) 目 录 , 选 择 test_bench.vhd (或者

testbench.v)文件,点击打开;

图 1-14 操作示意 2) 选择 Simulation Only,点击 OK,则将测试范本(Testbench)test_bench.vhd/.v 文 件添加到工程里;

图 1-15 操作示意 3 )单击 Sourcese Simulator 窗口中的 testbench ,则在 Processes 窗口中显示 Xilinx Behavioral ISE

工 具 栏 , 扩 展 开 后 , 右 键 单 击 Simulator

Model , 选 择

Properties,对 Simulation Run Time 输入 10000ns,单击 OK 按钮;

图 1-16 操作示意 4)双击 Processes 窗口中的 Simulate Behavioral Model 对设计进行仿真,在右方窗口弹 出仿真结果的波形;

图 1-17 仿真及结果示意 (5) 设计的实现 1)在工程的 Sources 窗口,Sources for 选择 Synthesis/Implementation,并单击工程的 顶层文件 kcpsm3_int_test.vhd/v;

图 1-18 操作示意 改 2) 在工程的资源操作窗(Processes) ,双击 Implement Design;

图 1-19 操作示意 3)当实现设计(Implement Design)运行的过程中,展开实现(Implement Design)的步骤, 会看到实现过程中,首先是进行综合(Synthesis) ,然后才依次完成实现的步骤。当完成相 关操作后,在每个操作步骤前会显示一个小图标,表示该步骤的完成情况。对于本设计,在 一些操作步骤前显示的是叹号,这些警告是可以忽略的。上图的示意如下: ? ? 对号表示该操作步骤成功完成; 叹号表示该操作步骤虽完成但有警告信息;

?

叉号表示该操作步骤因错误而未完成。

4 )当完成这些操作步骤后,生成相应的操作报告供查看。实现操作完成后,再看 design utilization 的 Design Summary 窗口;

实验课程名称:FPGA 原理及应用 实验项目名称 实 验 者 同 组 者 Architecture Wizard 与 PACE 实验 梁飞 专业班级 通信 1303 实验成绩 组 别 18

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